 "芯片如何准确识别“0”和“1”？传统答案指向VIH/VIL——电压门槛。但在精密复杂的现代芯片中，一个更关键的指标悄然上位：电流。IIH（输入高电平电流）和IIL（输入低电平电流）测试，正成为评估芯片输入性能的核心手段。它不仅仅关乎信号识别是否准确（目的），更深刻影响着芯片的功耗、抗干扰能力和长期可靠性。这项测试如何贯穿芯片设计与制造的环节，特别是与关键的晶圆验收测试（WAT）参数息息相关？本文将为您解密。"IIH:驱动高电平(H)时的输入(I),电流(I)值，IIH/IIL测试又被称为Input Leakage test ，主要描述DUT输入引脚在施加极限电压(VDD_Max, VSS)时的漏电流是否超标。 1. 为什么进行IIH/IIL测试而非VIH/VIL测试？ VIH/VIL测试目的：验证输入引脚能够正确识别的高/低电平电压阈值范围(Typical：VIH_Min = 0.7*VDD_Max, VIL_Max = 0.3* VDD_min) VIH/VIL 是设计验证项目，一般采取如下项目确保VIH/VIL的鲁棒性： ①工艺角设计（PVT Corner） 设计阶段仿真覆盖: FF（Fast-Fast），SS（Slow-Slow），TT（Typical），FS(Fast-Slow)，SF(Slow-Fast) 等工艺角。 确保在所有工艺/电压/温度波动下，VIH/VIL 满足规格 HighLight：实际生产中若因参杂浓度等原因，某批Wafer出现整体工艺漂移也可通过 IDD & IDDQ 监控(如原定工艺角为TT±1σ，实际生产出的Wafer为：FF±1σ, 此时FAB 厂会因 WAT 标定数据明显异常而hold Lot，即使芯片流入Design House，在进行常温CP 测试或盲封FT 常温测试时 也会因 IDD & IDDQ 的实测值明显离群而reject ) ②Guard Band（保护带）设计 实际设计阈值比规格更严苛（如规格 VIH_Min=0.7*VDD_Max → 设计为 0.65*VDD_Max）,为量产波动预留安全裕量 HighLight：随着芯片大规模集成，芯片尺寸在市场需求下逐步压缩，单颗IC内集成的晶体管数目呈指数型增长趋势，芯片内部I/O Mux 和DFT技术(Design For Test)的引入导致I/O 口的输入输出性能要求愈发严苛，在设计初期及各个仿真节点引入 Guard Band 设计是十分必要的。 ③特性测试（Characterization） 首轮流片后，在实验室EVB 板上按照corner 表抽样测试 VIH/VIL 并生成报告，若结果符合预期，则免测量产。 若该项需要ATE & EVB correlate，在ATE上采用 Vsearch 方式进行VIH/VIL 测量。 HighLight：推荐在Bring Up阶段 在EVB 板上进行所有corner 的 VIH/VIL的抽样测试，必要时可考虑进行三温测试，以便尽早暴露问题。一般在characterzation 阶段进行此参数的ATE测试，Fix IIL/IIH 采用VSearch 的方式扫出VIH/VIL 的具体数值。 通过以上三种方法，可避免VIH/VIL 的常见的失效场景： a. 制造过程中Wafer整体工艺漂移 --by ①② b. 芯片存在设计缺陷 --by ①②③ 而若芯片漏电流过大会导致： a. 芯片在某些功能模式下功耗偏大(需要异常I/O频繁操作的功能项目)--未进行Leakage 测量时，无法快速准确定位异常I/O，当相关项目Power Spec Limit 较松时，则可能导致Fail 芯片逃逸。 b. 芯片驱动端负载能力下降--与I/O 输出性能叠加导致 I/O FanOut 能力不足，Root Cause 无法快速定位。 C. 芯片信号完整性劣化--上升沿/下降沿变缓导致DFT或Function 测试时timing 布置困难，某些高速测试项因传输延时导致IP 测试Fail。 因此 IIH/IIL 是 量产测试的必测项，直接关联芯片可靠性。 2.测试目的 IIH : 输入管脚(I/O 在输入模式下)到VSS 的阻抗。 IIL : 输入管脚(I/O 在输入模式下)到VDD 的阻抗。 IIH/IIL 测试的目的是为了确保I/O 输入阻抗满足IP wander 提供的设计参数要求(I/O 区分及常见wander 可参见 --IC信号与电源引脚对比解析)。并确保I/O 在不同Function 工作模式下输入端不会吸入高于器件规格书定义的IIH/IIL 电流。此测试项是验证和发现CMOS 工艺制造过程中是否存在问题的重要方法。 3. IIH/IIL 与芯片WAT 参数关系 Ioff_Junc(反向偏置结漏电流)：因离子注入浓度偏差导致Ioff_Junc 变大，进而导致IIH/IIL 超标· Isub(亚阈值漏电流)：因硅化物穿透结深 导致标定电压下Isub 抬升，进而导致高温下漏电流倍增。 GOI（栅氧完整性）: 输入输入级反相器的栅氧缺陷导致栅极漏电，会导致IIL异常，主要表征为：TZDB(经时介质击穿电压),Qbd(击穿电荷量)和 Ig_off(栅极关态漏电流) 参数。 STI/LOCOS(隔离结构性能)：STI边缘的寄生晶体管漏电（如相邻N+/P+扩散区间）会导致IIH异常，主要表征为：R_sti(浅槽隔离电阻) 和 Vbd_sti(隔离结构击穿电压) 参数 Rc & Vbd_M1: Rc(接触电阻)， Vbd_M1(金属-金属间击穿），接触孔肖特基势垒异常或金属桥接会改变ESD保护电路的工作点，进而导致IIH/IIL非线性跳变 |
